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This file is intended to be loaded by Logisim-evolution v3.7.2(https://github.com/logisim-evolution/).
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<lib desc="#Wiring" name="0">
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<tool name="Pin">
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<a name="appearance" val="classic"/>
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</tool>
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</lib>
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<lib desc="#Gates" name="1"/>
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<lib desc="#Plexers" name="2"/>
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<lib desc="#Arithmetic" name="3"/>
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<lib desc="#Memory" name="4"/>
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<lib desc="#I/O" name="5"/>
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<lib desc="#TTL" name="6"/>
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<lib desc="#TCL" name="7"/>
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<lib desc="#Base" name="8"/>
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<lib desc="#BFH-Praktika" name="9"/>
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<lib desc="#Input/Output-Extra" name="10"/>
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<lib desc="#Soc" name="11"/>
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<main name="main"/>
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<options>
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<a name="gateUndefined" val="ignore"/>
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<a name="simlimit" val="1000"/>
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<a name="simrand" val="0"/>
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</options>
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<mappings>
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<tool lib="8" map="Button2" name="Menu Tool"/>
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<tool lib="8" map="Button3" name="Menu Tool"/>
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<tool lib="8" map="Ctrl Button1" name="Menu Tool"/>
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</mappings>
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<toolbar>
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<tool lib="8" name="Poke Tool"/>
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<tool lib="8" name="Edit Tool"/>
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<tool lib="8" name="Wiring Tool"/>
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<tool lib="8" name="Text Tool"/>
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<sep/>
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<tool lib="0" name="Pin"/>
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<tool lib="0" name="Pin">
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<a name="facing" val="west"/>
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<a name="output" val="true"/>
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</tool>
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<sep/>
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<tool lib="1" name="NOT Gate"/>
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<tool lib="1" name="AND Gate"/>
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<tool lib="1" name="OR Gate"/>
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<tool lib="1" name="XOR Gate"/>
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<tool lib="1" name="NAND Gate"/>
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<tool lib="1" name="NOR Gate"/>
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<sep/>
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<tool lib="4" name="D Flip-Flop"/>
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<tool lib="4" name="Register"/>
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</toolbar>
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<circuit name="main">
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<a name="appearance" val="logisim_evolution"/>
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<a name="circuit" val="main"/>
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<a name="circuitnamedboxfixedsize" val="true"/>
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<a name="simulationFrequency" val="1.0"/>
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<comp lib="0" loc="(180,160)" name="Clock">
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<a name="label" val="clk"/>
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</comp>
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<comp lib="0" loc="(380,210)" name="Constant">
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<a name="value" val="0xffff"/>
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<a name="width" val="16"/>
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</comp>
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<comp lib="0" loc="(90,320)" name="Pin">
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<a name="appearance" val="classic"/>
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<a name="label" val="rst"/>
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</comp>
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<comp lib="1" loc="(470,220)" name="NOT Gate"/>
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<comp lib="1" loc="(540,180)" name="AND Gate"/>
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<comp lib="3" loc="(430,220)" name="Comparator">
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<a name="mode" val="unsigned"/>
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<a name="width" val="16"/>
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</comp>
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<comp lib="4" loc="(260,200)" name="Register">
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<a name="appearance" val="logisim_evolution"/>
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<a name="label" val="reg_pc"/>
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<a name="showInTab" val="true"/>
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<a name="width" val="16"/>
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</comp>
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<comp loc="(920,350)" name="memory"/>
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<wire from="(180,160)" to="(490,160)"/>
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<wire from="(290,290)" to="(290,320)"/>
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<wire from="(320,230)" to="(390,230)"/>
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<wire from="(380,210)" to="(390,210)"/>
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<wire from="(430,220)" to="(440,220)"/>
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<wire from="(470,220)" to="(480,220)"/>
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<wire from="(480,200)" to="(480,220)"/>
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<wire from="(480,200)" to="(490,200)"/>
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<wire from="(90,320)" to="(290,320)"/>
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</circuit>
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<circuit name="memory">
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<a name="appearance" val="logisim_evolution"/>
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<a name="circuit" val="memory"/>
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<a name="circuitnamedboxfixedsize" val="true"/>
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<a name="simulationFrequency" val="1.0"/>
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<comp lib="0" loc="(260,220)" name="Pin">
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<a name="appearance" val="NewPins"/>
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<a name="label" val="set"/>
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</comp>
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<comp lib="0" loc="(260,250)" name="Pin">
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<a name="appearance" val="NewPins"/>
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<a name="label" val="clk"/>
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</comp>
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<comp lib="0" loc="(280,160)" name="Pin">
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<a name="appearance" val="NewPins"/>
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<a name="label" val="address"/>
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<a name="radix" val="16"/>
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<a name="width" val="16"/>
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</comp>
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<comp lib="0" loc="(280,190)" name="Pin">
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<a name="appearance" val="NewPins"/>
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<a name="label" val="value"/>
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<a name="radix" val="16"/>
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<a name="width" val="16"/>
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</comp>
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<comp lib="0" loc="(460,420)" name="Constant">
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<a name="value" val="0x8000"/>
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<a name="width" val="16"/>
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</comp>
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<comp lib="0" loc="(460,510)" name="Constant">
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<a name="value" val="0x4000"/>
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<a name="width" val="16"/>
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</comp>
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<comp lib="0" loc="(830,210)" name="Bit Extender">
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<a name="type" val="zero"/>
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</comp>
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<comp lib="0" loc="(970,230)" name="Pin">
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<a name="appearance" val="NewPins"/>
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<a name="facing" val="west"/>
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<a name="label" val="data"/>
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<a name="output" val="true"/>
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<a name="radix" val="16"/>
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<a name="width" val="16"/>
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</comp>
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<comp lib="1" loc="(570,530)" name="AND Gate"/>
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<comp lib="1" loc="(960,230)" name="OR Gate">
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<a name="width" val="16"/>
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</comp>
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<comp lib="3" loc="(510,410)" name="Subtractor">
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<a name="width" val="16"/>
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</comp>
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<comp lib="3" loc="(510,500)" name="Comparator">
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<a name="mode" val="unsigned"/>
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<a name="width" val="16"/>
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</comp>
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<comp lib="4" loc="(540,150)" name="ROM">
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<a name="addrWidth" val="16"/>
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<a name="appearance" val="logisim_evolution"/>
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<a name="contents">addr/data: 16 8
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3 7f fc 86 1 0 1 1
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0 2 85 82 6 0 5 85
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6 0 6 4 0 5 88 4
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0 6 88 89 3 ff ff 86
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32732*0 3 0 4 86
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</a>
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<a name="label" val="program"/>
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<a name="labelvisible" val="true"/>
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</comp>
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<comp lib="4" loc="(640,400)" name="RAM">
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<a name="addrWidth" val="16"/>
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<a name="appearance" val="logisim_evolution"/>
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<a name="dataWidth" val="16"/>
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<a name="enables" val="line"/>
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</comp>
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